台积电将量产7nm工艺苹果A13芯片

台积电将量产7nm工艺苹果A13芯片

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彭博报道称，台积电已于4月份就开始了苹果A13芯片的早期测试生产阶段，并且计划在本月进行量产。预计A13芯片将采用台积电的第二代7nm工艺，并且率先采用EUV光刻技术。

现阶段还无法确认A13处理器预计采用架构设计，但预期将比照A11 Bionic或A12 Bionic采用独立类神经网络操作数件，藉此提升装置端学习等人工智能技术应用。

目前包含华为旗下海半导体打造的Kirin 980，以及Qualcomm Snapdragon 855均以台积电7nm制程生产，而苹果A12 Bionic处理器则是在更早时候便7nm FinFET制程生产，意味台积电已经累积不少7nm FinFET制程生产制作经验，因此将使A13处理器能以更高良率制作，同时也可能藉由极紫外光微影技术 (EUV)进一步提升7nm制程精度。

而先前同样也宣布投入7nm制程发展的三星，后续则是在脚步进展稍慢一些，因此用于今年的Exynos 9820处理器是以8nm LLP FinFET制程打造，但三星有可能会进一步投入7nm EUV FinFET制程技术，藉此追赶台积电发展脚步，并且可能藉此瓜分台积电代工订单。

此外，彭博新闻也提及下一款iPhone产品代号为D43，预期会是iPhone XS后继机种，而iPhone XR后继机种代号则是N104，同时将在新机各自增加一组镜头，意味新款iPhone XS将会采用三镜头设计，而新款iPhone XR则会搭载双镜头模块，藉此提升相机拍摄效果，同时也预期加入更多拍摄功能。

在相关说法中，更透露新款iPhone将会加入类似华为、三星在旗舰新机搭载的反向无线充电功能，代表新款iPhpne将可反向为搭载无线充电盒的AirPods充电，甚至也可能支援帮Apple Watch充电。

三星将于下周起陆续举行代工论坛

三星将于下周起陆续举行代工论坛

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根据韩国媒体《亚洲日报》报导，目前正积极准备投入大量资本，用以巩固半导体市场，并且抢占晶圆代工龙头台积电市场占有率的南韩三星电子，预计 14 日开始将自美国开始，一连串举办「三星代工论坛 2019」的大会。

根据供应链的消息指出，三星预计将会在会中公开代工事业的策略、相关先进技术等。而这是三星日前公开非半导体事业的投资大纲「半导体技术发展愿景」后，首度进行的国际论坛，也引起业界的关注。

根据报导指出，「三星代工论坛 2019」于 14 日在美国硅谷举办之后，还计划于下个月 5 日在中国上海进行，另外还将在 7 月 3 日、9 月 4 日、10 月 10 日分别在南韩首尔、日本东京、德国慕尼黑举办该项代工论坛。由于，目前在全球的半导体代工市场中，三星是当前仅次于龙头台积电的厂商。不过，日前三星曾藉由发表「半导体技术发展愿景」后，表明要在 2030 年超越台积电，成为产业领导者，因此相关的布局都引起业界瞩目。

另外，报导中还提到，三星近期开始出货 7 纳米 EUV 制程的产品，更在年初成功开发 5 纳米 EUV 制程，预计 2020 年将启动首尔近郊华城 EUV 专用生产线，用于生产 5 纳米的产品。而对于这些宣示，外界也期待透过「三星代工论坛 2019」的活动，进一步了解相关技术细节与优势。三星宣称，这次活动将有无晶圆厂的各大 IC 设计企业、合作伙伴，以及分析师等数百名人士参加。

报导中还强调，在「三星代工论坛 2019」上，三星除了公布晶圆代工的相关细节之外，另一方面也预计将推出 5G、相关资料中心、AI （人工智能）以及汽车电子等相关应用的解决方案。

AMD Zen 4架构处理器或将采用台积电5纳米制程

AMD Zen 4架构处理器或将采用台积电5纳米制程

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根据日前 AMD 在财报发表会中的资料显示，2019 年 AMD 要推出的 Zen 2 架构 Ryzen 3000 系列处理器，将采用台积电 7 纳米制程，而 2020 年的 Zen 3 架构的处理器，则会使用内含 EUV 技术的加强版 7 纳米 + 制程。而现在有外媒指出，到了接下来的 Zen 4 架构处理器，AMD 就有可能使用台积电的 5 纳米制程。由于，日前的法说会上台积电已经对外公开了 5 纳米制程的相关细节。因此，如果一切顺利的话，AMD 就有可能在 2021 年使用 5 纳米制程来打造 Zen 4 架构的 Ryzen 5000 系列处理器。

根据国外科技媒体 《PCGamesN》 的报导中指出，如果 AMD 使用台积电的 5 纳米制程技术的话，晶体管密度会比现在的 7 纳米制程技术的同等级产品提升 80%，整体性能会提升 15%。虽然说台积电 2020 年上半年就能投产 5 纳米制程技术。但是，目前 AMD 已经确定 2020 年推出的 Zen 3 架构的处理器，将使用内含 EUV 技术的加强版 7 纳米 + 制程来生产。因此，即便加强版 7 纳米 + 制程相较 5 纳米制程，仅可以让晶体管密度提升 20%，性能提升 10%。但是，针对 5 纳米制程，预计还是留待到 2021 年 Zen 4 架构处理器生产时使用。

报导指出，一旦 Zen 4 架构处理器未来真的会用台积电 5 纳米制程，则 AMD 届时在对抗 Intel 产品的时候就有很大的制程技术上优势。毕竟，根据 Intel的 发展路径图表示，2021年他们才开始全面转向 10 纳米制程。只是，就 5 纳米制程来说，这是一个全新的节点，代表着它并不一定遵循 7 纳米节点的设计规则，后续需要大量时间去设计芯片并进行实验。而针对这方面的问题，《PCGamesN》 的报导也强调，如果 AMD 从 7 纳米转换到 5 纳米制程有困难时，AMD 届时或许也会采用日前台积电新推出的 6 纳米制程来解决。

事实上，虽然 5 纳米跟 6 纳米制程的差距很小，但事实上 5 纳米较 7 纳米制程来说是一个全节点的升级，而 6 纳米则是 7 纳米的半节点升级。因此，虽然从 7 纳米转向 6 纳米制程就显得简单得多。但是，6 纳米基本上只是 7 纳米的制程改进，设计方法与 7 纳米虽然完全完全兼容，但是晶体管密度仅能提升 18%，和 5 纳米制程相较有蛮大的差距。

目前，以进度来说，AMD 现在应该在 6 纳米和 5 纳米制程的产品当中。因此，未来究竟会真的采用 5 纳米或是 6 纳米制程，还需看未来的设计结果才来做最后的决定。

Cadence与台积电合作加速5纳米FinFET创新设计

Cadence与台积电合作加速5纳米FinFET创新设计

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Cadence客制/类比工具获得台积电领先业界的5纳米制程技术认证，这些工具包括Spectre加速平行模拟器(APS)、Spectre eXtensive分割模拟器(XPS)、Spectre RF选项、Spectre电路模拟器、Voltus-Fi客制电源完整性解决方案、Pegasus验证系统以及VirtuosoR客制IC设计平台，其中包括Virtuoso布局套装EXL、Virtuoso原理图编辑器及Virtuoso ADE产品套装。

益华计算机(Cadence Design Systems)宣布已与台积电合作，实现顾客在行动高效能运算(HPC)、5G和人工智能(AI)应用领域的新一代系统单晶片(SoC)设计上的台积电5纳米FinFET制程技术制造交付。

凭借着双方的努力，Cadence数位、签核与客制/类比工具业已获得设计规则手册(DRM)及SPICE v1.0认证，并且Cadence IP也已可配合台积电5纳米制程。具备整合式工具、流程及方法的对应制程设计套件(PDK)现已可供于传统及云端环境使用。此外，共同顾客业已利用Cadence工具、流程及IP完成多项台积电5纳米制程技术的完全制造开发的下线。

台积电的5纳米制程率先业界利用极紫外光(EUV)光刻达到制程简化的效益，而Cadence的全面整合数位实现与签核工具流程也已取得此项制程的认证。Cadence全流程包括Innovus实现系统、Liberate Characterization Portfolio、Quantus萃取解决方案、Tempus时序签核解决方案、Voltus IC电源完整性解决方案及Pegasus验证系统。

针对台积电5纳米制程技术优化的Cadence数位与签核工具，提供关键层EUV和相关新设计规则支援，协助共同顾客减少重复并达成性能、面积与功耗(PPA)改良。 5纳米制程的最新提升包括运用Genus合成解决方案的预测性辨识通路铜柱合成架构以及在Innovus实施系统和Tempus ECO中的细胞电迁移(EM)处理用脚位存取控制走线方法，还有Voltus IC 电源完整性解决方案中的统计EM预算分析支援。新近取得认证的Pegasus验证系统支援所有台积电实体验证流程的5纳米设计规则，包括DRC、LVS及金属填充。

Cadence客制/类比工具获得台积电领先业界的5纳米制程技术认证，这些工具包括Spectre加速平行模拟器(APS)、Spectre eXtensive分割模拟器(XPS)、Spectre RF选项、Spectre电路模拟器、Voltus-Fi客制电源完整性解决方案、Pegasus验证系统以及VirtuosoR客制IC设计平台，其中包括Virtuoso布局套装EXL、Virtuoso原理图编辑器及Virtuoso ADE产品套装。

Virtuoso研发团队与Cadence IP事业群持续且密切地合作，运用建立于最新Virtuoso设计平台上的尖端科技客制设计方法开发5纳米混合讯号IP。藉由持续提升台积电5纳米制程及其他先进节点制程Virtuoso先进节点和方法平台上的设计方法和能力，让顾客能够突破传统非结构式设计方法的限制，达成更佳的客制实体设计产能。

新的Virtuoso先进节点与方法平台(ICADVM 18.1)具备建立5纳米设计所的特性和机能，包括加速横列客制化放置与走线方法，这种方法可帮助使用者改善产能并提升对于复杂设计规则的管理。Cadence导入多项支援5纳米制程的新功能，包括堆栈型闸极支援、通用多网格对齐、面积规则支援、非对称上色与电压依存性规则支援、类比单元支援及对于台积电5纳米技术项目中所包含各种新装置和设计限制的支援。

Cadence正在开发独到的先进节点IP产品组合以支援台积电5纳米制程，其中包括高效能存储器子系统、极高速SerDes和高效能类比以满足对于HPC、机器学习(ML)及5G基地台的需求。随着台积电5纳米设计基础设施的推出，Cadence与台积电积极协助顾客解决越来越多应用领域的最新IP要求，实现新一代的SoC开发。

新思设计平台获台积电创新SoIC芯片堆栈技术认证

新思设计平台获台积电创新SoIC芯片堆栈技术认证

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新思科技宣布新思科技设计平台(Synopsys Design Platform)已通过台积电最新系统整合芯片3D芯片堆栈(chip stacking)技术的认证，其全平台的实现能力，辅以具备高弹性的参考流程，能协助客户进行行动运算、网络通讯、消费性和汽车电子应用，对于高效能、高连结和多芯片技术等设计解决方案的部署。

新思科技设计平台是以设计实作与签核解决方案为中心，其大量的参考方法包括先进的贯穿介电导通孔建模、多芯片布局攫取、实体平面规划和实作，以及寄生萃取与时序分析和可高度扩展的实体验证。

台积电设计建构管理处资深处长Suk Lee表示，系统频宽与复杂度的挑战促成创新产品的问世，台积电推出全新的3D整合技术，并藉由有效的设计实作将高度差异化产品推向市场，本次与新思科技持续的合作关系，为台积电创新的SoIC先进芯片堆栈技术提供了可扩展的方法，期待双方客户能受惠于这些先进的技术和服务，以实现真正的系统级封装。

新思科技设计事业群联席总经理Sassine Ghazi指出，新思科技与台积电近期的合作成果，将可在系统规模和系统效能上带来突破性的进展，新思科技的数位设计平台以及双方共同开发的相关方法，将使设计人员在布署新一代多芯片解决方案时，能更有信心符合严格的时程规划。

台积电扩大开放创新平台云端联盟，5 纳米测试芯片 4 小时完成验证

台积电扩大开放创新平台云端联盟，5 纳米测试芯片 4 小时完成验证

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晶圆代工龙头台积电 26 日宣布，扩大开放创新平台（Open Innovation Platform，OIP）云端联盟，其中明导国际（Mentor）加入包括创始成员亚马逊云端服务（AWS）、益华国际计算机科技（Cadence）、微软 Azure（Microsoft Azure）以及新思科技（Synopsys）等企业的行列，成为联盟生力军，拓展了台积电开放创新平台生态系统的规模，并可以运用崭新的云端就绪设计解决方案来协助客户采用台积电的制程技术释放创新。

台积电表示，Mentor 已成功通过认证成为云端联盟的新成员，其于云端保护知识产权的程序皆符合台积电的标准。此外，台积电验证了 Mentor Calibre 实体验证电子设计自动化解决方案，能够有效地藉由云端运算的扩展性加速完成芯片实体验证。透过 Mentor、Microsoft Azure 及台积电的共同合作，台积电 5 纳米的测试芯片得以在 4 个小时之内快速完成实体验证，此归功于 Calibre 上云端后提高生产力的成果。如此优异的表现展现了云端运算的力量，同时藉由结合台积电专业知识与伙伴创新动能，提供共同客户更多的选择来优化产品设计定案的时程。

Cadence CloudBurst 平台则是另一个新的云端联盟解决方案。CloudBurst 平台支援台积电公司 VDE 虚拟设计环境，客户能够按照产品设计的实际需求，自行选择关键的芯片设计步 骤上云端。客户在准备就绪的 AWS 或 Microsoft Azure 混合云环境中使用预先载入的 Cadence 设计工具，藉由大量云端运算能力提高生产力。此平台降低了采用云端的进入门槛，成功支援台积电客户 7 纳米技术产品设计定案。

另外，还藉助于台积电与 Synopsys 在 VDE 虚拟设计环境上的合作，许多伙伴与客户都加速了云端的采用，也成功地利用云端环境完成芯片设计。eSilicon 利用了 Synopsys 为主体的设计流程，在云端环境中为台积电的先进制程技术打造高复杂度的硅智财。

台积电技术发展副总经理侯永清表示，自从台积电于 6 个月前率先成立云端联盟，已经看到越来越多的芯片设计业者采用云端解决方案。在这个令人振奋的时刻，台积电更进一步扩大云端联盟的规模，并且深化伙伴关系。而且看到不同规模的客户在利用台积电的先进制程进行设计时，藉由云端运算来提高生产力。

目前已经有客户采用云端联盟的解决方案完成 7 纳米的产品设计定案。此外，台积电也利用云端来进行 5 纳米的开发，以更快速地提供存储器、标准元件库、以及电子设计自动化设计基础架构给台积电的客户。透过此专业集成电路制造服务领域中最完备的云端生态系统，台积电与合作伙伴共同提供优化的云端设计解决方案，帮助客户取得竞争优势，更快的将产品上市，并且达到更高的质量。

协助企业创新，赛灵思推台积电7纳米生产自行调适运算平台

协助企业创新，赛灵思推台积电7纳米生产自行调适运算平台

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随着越来越广泛的联网需求，加上越来越多的联网设备情况下，资料中心的高效能运算已成为现代商业营运模式中不可或缺的一环。不过，因为相关环境与需求变动快速的状态，造成当前通用型运算架构不完成能符合当前的市场需求。

而因为能够因应而调整时间越来越短，造成了针对相关应用场景需求的 FPGA 市场开始不断逐渐扩大。因此，国际 IC 设计大厂赛灵思 ( Xilinx ) 于 2018 年就推出以 FPGA 为基础的全球首款自行调适运算平台 ACAP ，以及采用 7 纳米制程的 ACAP 平台首款产品 Versal，以因应目前变化快速的运算环境需求。

赛灵思大中华区业务副总裁唐晓蕾指出，在目前变动越来越快的运算环镜，以及需求量越来越大的人工智能应用中，几乎每两个星期就有一款算法的更新，每一个月就会有一款新算法的推出。这对于需要针对当前生态环境需要快速改变的产业，包括金融、医学、服务等产业领域来说，过去通用型的运算架构已经不能符合需求。就以日前电动车大厂特斯拉 (TESLA) 花费 18 个月才开发出自研的自驾车芯片来说，其时间可能已经改不上目前算法的精进。而赛灵思的自行调适运算平台 (ACAP) 就是针对这样的需求所开发而来。

唐晓蕾表示，具高度弹性与自行调适的处理平台，是为使用者从端点到边缘，再到云端的众多技术领域提供快速创新的支援所设计，其中具有完整的 FPGA、完整的 SoC ，以及协助降低可编程硬件的使用门槛并增加灵活度的软件设计工具。而这些架构可以协助相关的产业创新者，灵活应变、万物智慧的需求。而在此理念下所开发出的全球首款自行调适运算平台产品 Versal，可以使得无论是软件开发者、资料科学家或是硬件开发者，只须利用符合业界标准设计流程的工具、软件、函式库、IP、中介软件及框架，就能针对其硬件与软件进行编程与最佳化的目标。

唐晓蕾进一步指出，基于 ACAP 平台所推出的全球首款自行调适运算平台产品Versal，采用台积公司 7 纳米 FinFET 制程技术打造，并结合多种引擎，包括纯量处理引擎 (Scalar Processing Engine)、自行调适硬件引擎 (Adaptable Hardware Engine)、各种智慧引擎、可编程设计的软件与能灵活应变的硬件，再加上各种先进的协定引擎，可以为其硬件与软件进行编程与最佳化的工作。而且，Versal 平台共包含 6 个系列，针对从云端、网络、无线通讯、边缘运算到端点等不同市场的各种应用，提供可拓展性及 AI 推论功能。

事实上，就资料中心内的一般通用型处理器或 GPU 来说，虽然在平常情况下有其算力的优势，不过却不能针对当前的市场需求进行弹性化编程与改变，使其应用大打折扣。而赛灵思基于 FPGA 架构所设计出的自行调适运算平台产品 Versal，不但有其在网络运算平衡工作上的优点，针对资料中心与储存上的应用需求，更有其优势。另外，相对在成本上也会有其竞争力。唐晓蕾指出，赛灵思这样的产品是针对着需要创新改变的企业而来，其他需要稳定运作的企业，则依旧可以选择其他通用型的运算方式，两者并不冲突。

台积电晒成绩单，两年完成8项领先技术

台积电晒成绩单，两年完成8项领先技术

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4月23日，晶圆代工龙头台积电官网发布新闻稿，宣布庆祝北美技术论坛举办25周年。

据悉，北美技术论坛是台积公司年度最盛大的客户技术论坛，今年将于美国当地时间4月23日在加州圣塔克拉拉会议中心举行。届时，台积电将揭示公司在先进逻辑技术、特殊技术、以及先进封装等各方面技术的创新突破。

新闻稿中，台积电“晒”出过去两年公司在先进技术、特殊技术、以及封装技术等领域的成绩，包括：

● 2019年领先全球完成5纳米设计基础架构
● 2019年领先全球商用极紫外光(EUV)技术量产7纳米
● 2019年领先全球推出7纳米汽车平台
● 2018年领先全球量产7纳米技术
● 2019年成为首家完成22纳米嵌入式MRAM技术验证的专业集成电路制造服务公司
● 2018年成为首家生产光学式屏下指纹传感器技术的专业集成电路制造服务公司
● 2017年成为首家生产28纳米射频以支援5G毫米波元件的专业集成电路制造服务公司
● 2017年成为首家量产先进整合型扇出暨基板(InFO_oS)封装技术支援高性能运算应用的专业集成电路制造服务公司

台积电总裁魏哲家博士表示：我们最新的7纳米制程已经成为推动人工智能的一项关键技术，让AI嵌入在许多创新的服务之中。展望未来，我们的5纳米及更先进制程技术与客户的创新互相结合，将会为人类的日常生活带来令人赞叹的5G体验与变革性的人工智能应用。

魏哲家谈5纳米 将大吃5G、AI市场

魏哲家谈5纳米 将大吃5G、AI市场

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晶圆代工龙头台积电年度最盛大的客户技术论坛－北美技术论坛，将于美国当地时间23日在加州圣塔克拉拉会议中心举行，今年适逢该论坛25周年，会中将揭示台积在先进逻辑技术、特殊技术、先进封装等各方面的创新突破。预计超过2,000位与会者参与，将展现台积长期维持的技术领导地位。

在过去两年，台积电于先进技术、特殊技术与封装技术等领域引领业界，包括领先全球完成5纳米设计基础架构、领先全球商用极紫外光（EUV）技术量产7纳米、领先全球量产7纳米及推出7纳米汽车平台。

台积在前年领先业界生产28纳米射频以支援5G毫米波元件、量产先进整合型扇出暨基板（InFO_oS）封装技术支援高效能运算（HPC），去年领先生产光学式荧幕下指纹传感器，今年是全球首家完成22纳米嵌入式MRAM（磁阻式随机存取存储器）技术验证的晶圆代工厂。

台积电总裁魏哲家表示，台积电身为半导体产业中值得信赖的技术及产能提供者，协助客户释放创新。藉由与客户合作，先进技术加速了智能型手机的革新，并且将无线通讯持续往前推进。同时，最新的7纳米制程已经成为推动人工智能（AI）的一项关键技术，让AI嵌入在许多创新的服务之中。展望未来，5纳米及更先进制程技术与客户的创新互相结合，将会为人类的日常生活带来令人赞叹的5G体验与变革性的AI应用。

台积电北美子公司总经理暨执行长David Keller表示，台积电技术论坛与公司共同成长，从每年更新技术的进展到现在发展为一个全面展现技术平台与设计生态系统的业界盛会。然而多年来不变，未来也不会改变的是台积电致力于创新与客户成功的精神。

北美技术论坛将以魏哲家的演说开幕，同时包括客户阐述与台积电合作的成功案例，后续议程将涵盖台积电的先进技术、特殊技术、设计实现、以及卓越制造等简报，也将分享台积电完备的行动装置平台，物联网平台，高效能运算平台和汽车平台，以及先进射频技术、类比技术与先进封装技术。

台积电完成首颗 3D 封装，继续领先业界

台积电完成首颗 3D 封装，继续领先业界

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台积电完成全球首颗 3D IC 封装，预计将于 2021 年量产。

台积电此次揭露 3D IC 封装技术成功，正揭开半导体制程的新世代。目前业界认为，此技术主要为是为了应用在 5 纳米以下先进制程，并为客制化异质芯片铺路，当然也更加巩固苹果订单。

台积电近几年推出的 CoWoS 架构及整合扇出型封状等原本就是为了透过芯片堆栈摸索后摩尔定律时代的路线，而真正的 3D 封装技术的出现，更加强化了台积电垂直整合服务的竞争力。尤其未来异质芯片整合将会是趋势，将处理器、数据芯片、高频存储器、CMOS 影像感应器与微机电系统等整合在一起。

封装不同制程的芯片将会是很大的市场需求，半导体供应链的串联势在必行。所以令台积电也积极投入后端的半导体封装技术，预计日月光、矽品等封测大厂也会加速布建 3D IC 封装的技术和产能。不过这也并不是容易的技术，需搭配难度更高的工艺，如硅钻孔技术、晶圆薄化、导电材质填孔、晶圆连接及散热支持等，将进入新的技术资本竞赛。

台积电总裁魏哲家表示，尽管半导体处于淡季，但看好高性能运算领域的强劲需求，且台积电客户组合将趋向多元化。不过目前台积电的主要动能仍来自于 7 纳米制程，2020 年 6 纳米才开始试产，3D 封装等先进技术届时应该还只有少数客户会采用，业界猜测苹果手机处理器应该仍是首先引进最新制程的订单。更进一步的消息，要等到 5 月份台积大会时才会公布。