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DRAM在过去的几十年里发展方向单一，以追求高密度存储器为目标，但台湾的钰创科技没有走传统路线，而是开发全新的DRAM架构，称为RPC (Reduced Pin Count) DRAM。

在过去的几十年里，DRAM产业的发展方向单一，以追求高密度存储器为目标，首先是非同步 DRAM，然后发展到DDR5同步DRAM。钰创科技(Etron Technology)在今年度消费性电子展(CES 2019)上表示该公司没有走传统路线，而是开发全新的DRAM架构，称为RPC (Reduced Pin Count) DRAM。

钰创科技董事长暨执行长卢超群表示，RPC DRAM只使用到一半数量的接脚，既能达到小型化，又能降低成本。他将RPC DRAM定位为小型化穿戴式装置和终端AI子系统的理想选择。卢超群补充说明，为了采用DDR4，现今许多研发小型穿戴式装置的公司必须购买更多不需要的元件，「对于许多开发小型系统的研发人员来说，导入DDR4反而多余。」

RPC DRAM带领DRAM技术蓝图往不同的方向发展。（来源：钰创科技）

更具体地说，钰创的RPC DRAM号称可提供16倍的DDR3频宽，在40接脚的FI-WLCSP封装中仅使用22个开关讯号；该公司表示，RPC DRAM在无需增加设计复杂性和成本的情况下，能提供DDR4的容量和频宽。

RPC锁定未被满足的市场

市场研究机构Objective Analysis的分析师Jim Handy对 EE Times表示：「DRAM的有趣之处在于大厂仅关注每年出货量可达数亿甚至数十亿颗的元件；这为钰创这样的公司提供了机会，前提是它们能够想办法说明标准型动态随机存取存储器(commodity DRAM)并不能满足目前的市场需求，并制造出能满足这些市场需求的零组件。这(RPC DRAM)就是一个例子。」

在被问到RPC DRAM 可用来解决哪些问题时，Handy 表示：「主要是节省成本和空间；钰创提出了一个令人信服的论点，即RPC透过减少I/O接脚数目或以其他方式支援较小的逻辑晶粒(logic die)尺寸，进而(藉由允许公司购买较低密度的元件)降低DRAM和FPGA或SoC 的成本。他补充指出：「我发现节省成本是任何一种新产品最吸引人的理由。」

RPC DRAM与DDR3或LPDDR3 DRAM相似，但是少了一半以上的接脚数。（来源：钰创科技）

与莱迪思建立合作关系

RPC DRAM不仅仅是新DRAM架构的概念，钰创还在CES展上透露该公司已经与莱迪思半导体(Lattice Semiconductor)合作，展出可兼容钰创RPC DRAM的莱迪思EPC5 FPGA解决方案。

为此EE Times询问了莱迪思这间FPGA公司，在RPC DRAM架构中发现了哪些传统DRAM所没有的「特点」或「优势」？该公司产品营销总监Gordon Hands告诉我们：「包括FPGA在内的许多芯片之使用者相当重视I/O接脚，它们通常会对设计工程师带来限制；透过消除对单独控制和位址接脚(address pins)的需求，钰创的RPC存储器能减少对这些稀少资源的使用。」

那么莱迪思的FPGA采用RPC DRAM后，有变得更好用吗？对此Hands解释：「自从推出ECP品牌，莱迪思一直专注于提供比其他中阶FPGA产品在每个逻辑容量上更高的FPGA频宽，研发人员运用I/O环路中的预设计元件来实现DDR存储器界面，我们重新使用这些元件来支援钰创的RPC。」

Hands指出，到目前为止莱迪思和钰创的合作已经证明了此概念性设计可以让此两间公司的芯片具兼容性；他补充，「在2019年上半年，莱迪思希望发表一系列参考设计和展示，促使客户加快导入此技术。」

结合莱迪思FPGA与钰创的PRC DRAM参考设计在CES 2019亮相。（来源：EE Times）

RPC DRAM无可取代？

那么，OEM和ASIC研发人员对这种新型存储器架构的需求会有多高？除了RPC DRAM，是否有其他解决方案呢？对此Objective Analysis的Handy 表示：「目前不需要高密度DRAM的应用通常会使用SRAM，但后者相当昂贵；低密度DRAM是另一种选择，但它们比大多数的设计需要更宽的界面。」

在Handy看来，RPC承诺能用更具成本效益的解决方案来取代以上两者，因此只要钰创能坚持到底，他们应该能在市场上获得佳绩。

钰创的卢超群指出，缩小存储器尺寸是导入穿戴式装置的一个关键因素，存储器尺寸太大将是目前的一大缺点。他以Google智慧眼镜为例解释，DDR3的频宽足以让智慧眼镜撷取与播放影像，但问题是DDR3的9x13mm球闸阵列封装(BGA)尺寸使其无法放进智慧眼镜。

卢超群表示，DDR3存储器在x16配置的96球BGA封装中，尺寸大约为9 x 13mm；无论晶粒容量多大，采用0.8 mm间距6列、16接脚，最小封装尺寸维持不变，即使改用256 Mbit至8 Gbit任何容量的晶粒，封装体积也是一样。

但如果DRAM不是采用BGA封装呢？对此卢超群解释，FI-WLCSP的制程与BGA不同，「不是一次只封装一颗芯片，而是一片晶圆一整批封装；」而每个封装单元都是半导体晶粒的大小，也就是小型的FI-WLCSP封装内就是一颗小晶粒。他表示：「RPC DRAM是世界上第一款采用FI-WLCSP封装的 DRAM。」

采用不同封装的RPC DRAM。（来源：钰创科技）

使用FI-WLCP封装时，不用基板、也不用打线接合(wire-bonding)或覆晶(flip-chip)等封装步骤。封装元件内包含沉积的电介质和光学定义的导体，接着是电镀和植锡球，所有制程都在完整晶圆片上进行。

钰创的影像和存储器产品开发副总裁暨首席科学家Richard Crisp接受EE Times访问时表示：「减少接脚数目和较小的晶粒尺寸为RPC DRAM能采用FI-WLCSP封装的关键因素；」他强调：「没有其他DRAM采用此封装方式，RPC DRAM只有一粒米的大小。」

一切都与成本有关

要在市场上推广 RPC DRAM，钰创必须做什么？Objective Analysis的Handy认为：「钰创需要确保产品价格能为OEM厂商带来成本效益，他们似乎正为了这个目标在努力，由此可知他们正朝着对的方向前进；而如果这些厂商可能会因为依赖单一供应来源而感到不安的话，钰创要是能列出替代供应来源会有帮助。」

被问到RPC DRAM的晶圆代工伙伴时，钰创仅表示该产品采用与该公司其他DRAM产品一样的制造来源，但婉拒透露具体合作厂商名称。至于RPC DRAM 的制程，钰创的Crisp 强调：「与标准 DDR3 相比，我们使用标准的制程与材料，不需要用到特别夸张的信令(signaling)或特殊材料。」

集邦咨询：2019年第一季DRAM合约价跌幅扩大至近20%

根据集邦咨询半导体研究中心(DRAMeXchange)调查，2018年12月正值欧美年节时期，DRAM成交量清淡，因此不列入合约价计算，意味着12月份合约价与11月份大致持平。主流模组8GB均价仍在60美元左右，而4GB约在30美元水位，但两种模组的最低价分别已跌破60与30美元关卡。

DRAMeXchange指出，2019年第一季合约价已于去年12月开始议定，综合库存过高、需求比原先预估更为疲弱，以及短中期经济展望不明朗等因素，买卖双方已有8GB均价降至55美元或更低的共识，预期1月份合约价将较上一个月份下跌至少10%，并且2、3月持续下探的可能性极高。整体来看，第一季价格跌幅将由原先预估较前一季衰退15%，扩大到近20%，尤其以服务器内存的下修最为明显。

目前DRAM市场最大问题并非供给端的增加，而是需求端在2018年第四季提前进入淡季，使得库存攀升问题提早浮现。以2018年第四季来看，所有供货商当中以美光降价幅度最大，因此部分偏高的库存水位得以适时去化。而韩系厂因为降价幅度较小，导致出货量萎缩，库存持续累积至2019年第一季将相当可观。短期之内，生产位元成长(supply bit growth)将持续大于销售位元成长(sales bit growth)，库存水位的不断上升，成为价格的最大压力。预期自2018年第四季开始的DRAM价格跌势恐怕将延续四个季度以上。

上肥下瘦，模组厂获利空间遭压缩

虽然DRAM价格自2018年下半年开始走跌，但由于产业集中度高，削价竞争只会侵蚀目前丰厚的获利，因此，2019年各厂纷纷计划减少资本支出，以稳定DRAM价格并平衡市场供需环境。

值得注意的是，上游原厂享有高毛利，但下游的内存模组厂与客户的获利空间却遭到压缩，这使地整体内存产业获利表现在2018年呈现上肥下瘦。2017年因DRAM价格在短期大幅上涨，模组厂受惠于手中持有的低价库存得以转为实际获利，大多数模组厂获利表现相当优异。但从2018年开始，DRAM价格已处于高档水位，颗粒价差获利空间变小，模组厂仅能从加工费用中获利。加上DRAM价格于下半年开始下跌，下游模组厂手上持有的库存损失则拖累获利，不少下游厂商2018年的实际获利较前一年相比仅剩一成水平，甚至开始亏损。由此，DRAMeXchange预期2019年模组厂的生存将面临更严峻的考验。

南亚科将于周二 (15 日) 召开法说会，公布第 4 季与全年获利表现，市场将聚焦南亚科对第 1 季及今年整体市况展望。南亚科去年全年营收创新高、达到 847.21 亿元（新台币，下同），法人预期，南亚科第 4 季每股纯益可望达 2.5 元，全年每股纯益上看 12.5 元，可望写下历史次高成绩。

南亚科去年第 4 季受到美中贸易摩擦影响市场需求，加上 CPU 缺货等因素影响，且 DRAM 销售单价也下修，在价量同步走弱下，使营运表现受到影响，第 4 季营收为 169.57 亿元，季减 3 成，不过，由于前 3 季营运表现相当不错，带动去年全年合并营收达 847.22 亿元，年增率 54.3%，改写历史新高。

从南亚科大股东南亚公告的第 4 季财报来看，共认列南亚科投资收益 23.2 亿元，法人推估，南亚科第 4 季获利将达 79 亿至 80 亿元，虽然获利季减幅度可能超过 3 成，但单季每股纯益可望达 2.5 元，全年每股纯益则预期将超过 12.5 元，写下历史次高纪录。

今年市况方面，据集邦咨询半导体研究中心 DRAMeXchange 最新调查，继去年第 4 季 DRAM 合约价格较前一季大幅修正约 1 成后，受到终端产品需求疲软影响，DRAM 主要供应商纷纷放缓新增产能脚步，以期减缓价格跌势，今年 DRAM 产业用于生产的资本支出总金额约 180 亿美元，年减约 1 成，为近年来最保守的投资水位。

南亚科去年第 4 季起，开始延缓产能扩充与资本支出，去年全年资本支出也由原先的近 240 亿元、下调至 210 亿元，调幅逾 1 成，预期在市况未有太大变化之下，加上三星半导体、SK 海力士与美光均同步下修今年资本支出，南亚科今年资本支出可望比去年更保守。

DRAMeXchange 预期，今年 DRAM 价格仍将逐季修正，第 1 季价格下修幅度约 15%，第 2 季收敛至 10% 以内，下半年除非需求明显改善，否则价格仍将维持约 5% 的季度下修。